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DS26502DK
Register Name: LEVEL9
Register Description: DS26502 Pin Settings (MPS1, MPSO)
Register Offset: 0x0019
Bit #
Name
Default
7
—
0
6
—
0
5
MPS1tri
0
4
MPS1_Lev
0
3
—
0
2
—
0
1
MPSOtri
0
0
MPSO_Lev
0
Bits 5 and 4: DS26502 MPS1 Tri-State and Level (MPS1tri and MPS1_Lev)
00 = FPGA drives MPS1 with 0V
01 = FPGA drives MPS1 with 3.3V
1x = FPGA tri-states MPS1 pin
Bits 1 and 0: DS26502 MPS0 Tri-State and Level (MPSOtri and MPSO_Lev)
00 = FPGA drives MPS0 with 0V
01 = FPGA drives MPS0 with 3.3V
1x = FPGA tri-states MPS0 pin
Register Name: LEVEL10
Register Description: DS26502 Pin Settings (JAMUX, E1TS)
Register Offset: 0x000A
Bit #
Name
Default
7
—
0
6
—
0
5
JAMUXtri
0
4
JAMUX_Lev
0
3
—
0
2
—
0
1
E1TStri
0
0
E1TS_Lev
0
Note: This register is only valid in hardware mode (BIS[1:0] = 11), and is ignored for other modes.
Bits 5 and 4: DS26502 JAMUX Tri-State and Level (JAMUXtri and JAMUX_Lev)
00 = FPGA drives JAMUX with 0V
01 = FPGA drives JAMUX with 3.3V
1x = FPGA tri-states JAMUX pin
Bits 1 and 0: DS26502 E1TS Tri-State and Level (E1Tstri and E1TS_Lev)
00 = FPGA drives E1TS with 0V
01 = FPGA drives E1TS with 3.3V
1x = FPGA tri-states E1TS pin
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